计算机辅助设计与图形学学报

作者：肖航, 许浩博, 王颖, 李佳骏, 王郁杰, 韩银和

关键词：卷积神经网络, 加速器, 比特稀疏, 编码与同步

为解决当前比特稀疏架构的性能瓶颈，提出高能效比特稀疏加速器设计.首先提出一种激活值编码方法和相应的电路来提高卷积神经网络的比特稀疏度，结合比特串行电路实时跳过激活值的零值比特来加速神经网络的计算；然后提出一种列共享同步机制，以解决比特稀疏架构的同步问题，并在较小的面积和功耗开销下大幅提高比特稀疏架构的计算性能.在SMIC 40 nm工艺和1 GHz频率下，评估不同的比特稀疏架构在卷积神经网络上的能效.实验结果表明，与非稀疏加速器VAA和比特稀疏加速器LS-PRA相比，所提出的加速器AS-PRA分别提高了544%和179%的能效.

来源：2023年第7期

《计算机辅助设计与图形学学报》期刊编辑部

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